Citiraj:
Autor guerra
Kao sto sam rekao chiplet dizajn je manjkav i ima tu jos puno posla da se latencije izmedu dva ccx-a dovedu na normalnu razinu. Iz teksta se vidi da su najveci pomak napravili sa latencija unutar jednog ccx-a (zapravo jednog monolith chipa), a izmedu dva chipleta su latencije i dalje ostale tragicne. Tak da sto god koristilo vise od 8 jezgri, a da nisu neke linearne radnje ce patiti.
|
Daj neke onda real world primjere workloada kojima ovo smeta a koji nisu sinteticki testovi pa da vidimo koliko je to usporeno ili opskurne aplikacije koje prosjecni korisnik nece nikada koristiti?