Dovelo bi do povećanja performansi jer se ne bi djelili resursi između dva procesa unutar modula. Mislim da kada je Intelov SMT u pitanju WS dodjeljuje procese fizičkim jezgrama koje su slobodne, a ako se dogodi da je potrebno više od 4 niti onda se tek proces dodjeljuje logičkoj jezgri, odnosno HT ulazi u igru.